Gapped clocking inet.

[Eleonora6088]

перевожу мануалку к модему
встретилось предложение

Gapped clocking not supported

гуглила разными способами, а найти эквивалент не смогла =/

[trtrtr]

Может, поможет:
Gapped clocking is a method of flow control in which data flow is interrupted by an idle (gapped) clock signal.
http://www.manualslib.com/manual/535560/Patton-Electronic-2040-Series.html?page=9

[trtrtr]

Gapped Clocking Scheme
Figure 33 and Figure 34 show the minimum, typical, and maximum gaps of the clock and data out of the VT map-
per for DS1 and E1. An asymmetric VT/TU mapper clock (VTMPR_RCLK)
is derived from an internal 6.48 MHz
clock. The rising edge of this VT mapper clock is delayed by one 6.48 MHz clock cycle with respect to the data
(VTMPR_RDATA) and is one cycle in width.
http://doc.chipfind.ru/html/agere/tmxf281553bal2db.html
стр. 279

[Eleonora6088]

на русском нашла только значение для idle clock

синхросигнал ждущего режима

не уверенна что такое бывает. в гугле описания к этому понятию нет

[Eleonora6088]

нашла еще

ждущий режим синхронизации

тоже как-то не так звучит =/

[alk]

нет, в рунет про это полная тишина.
Есть документ, обяъсняющий сам термин
http://www.silabs.com/Support%20Documents/TechnicalDocs/AN561.pdf
Дальше можно идти, отталкиваясь от определения PLL
Но я, честно говоря, не понял, зачем нужно из последовательности синхроимпульсов выбрасывать тот или иной, создавая этот самый gap.

[Rengo]

напишите режим пропуска импульсов и не мучайтесь!