| Russian | English |
| верификация комбинационных логических схем | verification of combinational logic (ssn) |
| как обсуждалось ранее, комбинационные логические схемы обладают следующим свойством: выход логического блока является функцией только текущих входных значений, при этом предполагается, что прошло достаточно времени для установления режима логического элемента | Combinational logic circuits, described earlier, have the property that the output of a logic block is only a function of the current input values, assuming that enough time has elapsed for the logic gates to settle (см. Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić 2003 ssn) |
| комбинационная логическая схема | combinational logic circuit (ssn) |
| комбинационная логическая схема | combination logic (ssn) |
| комбинационные логические схемы | combinational logic circuits (ssn) |
| компьютерные логические схемы | machine logic (ssn) |
| компьютерные логические схемы | computer logic (ssn) |
| логическая блок-схема | logicchart (ssn) |
| логическая интегральная схема | logic device (ssn) |
| логическая схема | logic schema (ssn) |
| логическая схема без запоминания | combination logic (ssn) |
| логическая схема без памяти | combination logic (ssn) |
| логическая схема без фиксацией состояния, логическая схема без "защёлки" | stateless gate (ssn) |
| логическая схема, выходное состояние которой определяется предыдущим входным состоянием | sequential logic (последовательностная логика ssn) |
| логическая схема, выходное состояние которой определяется текущим входным состоянием | combination logic (ssn) |
| логическая схема для блокировки | interlock logic (ssn) |
| логическая схема для взаимоблокировки | hazard interlock logic (ssn) |
| логическая схема для защитной блокировки | hazard interlock logic (ssn) |
| логическая схема распределения памяти | logical memory map (ssn) |
| логическая схема с "защёлкой" | stateful gate (ssn) |
| логическая схема с фиксацией состояния | stateful gate (ssn) |
| логическая схема события, защиты и процедуры | logic for event, guard, and procedure (ssn) |
| логическая схема управления | logic control circuit (ssn) |
| логические схемы | logic circuits (ssn) |
| логические схемы, работающие в синхронном режиме | clocked logic (ssn) |
| логические схемы совместного использования | shared logic (ssn) |
| моделирование последовательностных логических схем | sequential logic modelling (напр., в Verilog ssn) |
| незадействованные логические схемы | wasted logic (ssn) |
| основные цифровые логические схемы | basic digital logic circuits (ssn) |
| последовательностная логическая схема | sequential logic circuit (из источника: Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić (2003): Yet virtually all useful systems require storage of state information, leading to another class of circuits called sequential logic circuits – В настоящее же время практически все полезные системы требуют запоминания информации о состоянии, т.е. требуется другой класс схем, называемых последовательностными логическими схемами ssn) |
| последовательностные логические схемы | sequential logic circuits (из источника: Digital Integrated Circuits – A Design Perspective 2/e by Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić (2003): Yet virtually all useful systems require storage of state information, leading to another class of circuits called sequential logic circuits – В настоящее же время практически все полезные системы требуют запоминания информации о состоянии, т.е. требуется другой класс схем, называемых последовательностными логическими схемами ssn) |
| пример многозвенной логической схемы | sample ladder logic (ssn) |
| пример многоступенчатой логической схемы | sample ladder logic (ssn) |
| программируемая логическая интегральная схема | programmable logic device (ssn) |
| программируемые логические схемы | programmed logic circuits (buraks) |
| проектирование тестопригодных логических схем | design of testable logic circuits (представлено в книге Р.Дж. Беннеттса ssn) |
| разработка последовательностных логических схем | designing sequential logic circuits (ssn) |
| ранжирование логической схемы по уровням | levelization (при моделировании ssn) |
| связующие логические схемы | interconnection logic (ssn) |
| сложная программируемая логическая интегральная схема | CPLD (ssn) |
| сложная программируемая логическая интегральная схема | complex programmable logic device (на основе использования базовых программируемых логических матриц типа PAL и PLA с программируемой матрицей соединений между ними ssn) |
| схема логической проверки | validation scheme (Alex_Odeychuk) |
| схема логической проверки зависимостей | dependency validation scheme (Alex_Odeychuk) |
| тактируемые логические схемы | clocked logic (ssn) |
| тестопригодная логическая схема | testable logic circuit (ssn) |
| тестопригодные логические схемы | testable logic circuits (ssn) |
| требуемая логическая схема | required logic (ssn) |
| требуемые логические схемы | required logics (ssn) |
| функционально-логическая схема | logic-function diagram (функциональная схема, в которой используются преимущественно символы элементов двоичной логики ssn) |
| цепочка логических схем | logical chain (ssn) |
