 |
| Russian | English |
| моделирование исправной схемы с целью проверки правильности проектирования | design verification simulation (ssn) |
| проверка соответствия топологии схеме | verification of layout versus schematic (см. IEC 61508-7:2010 ssn) |
| схема логической проверки | validation scheme (Alex_Odeychuk) |
| схема логической проверки зависимостей | dependency validation scheme (Alex_Odeychuk) |
| схема проверки правильности зависимостей | dependency validation scheme (Alex_Odeychuk) |
| схема управления циклом, в которой проверка производится в теле цикла | loop control that performs the test somewhere in the middle of the loop body (пример – оператор exit в языке Ада ssn) |
| схемы проверки зависимости по данным | dependency checking logic (в векторных и конвейерных процессорах перед распараллеливанием исполнения выполняется аппаратная проверка операндов команд на зависимость от предыдущих операций ssn) |